电子开关怎样表示“是”与“否”？
计算机常用两段不同的电压范围表示 0 和 1。逻辑门是一小组受输入控制的电子开关：接法不同，输出规则就不同。
先看“反过来”：输入低时，输出被拉高；输入高时，输出被拉低。再比较两个开关怎样串联、怎样并联，就能看出为什么有时要两个条件都满足，有时只要一个。
输出变化需要一点时间。 途中电压可能还不能可靠地读成 0 或 1，图里用 X 提醒你。它不是随机冒出来的第三个数字。
暂停在电压变化的途中
- 改变输入，找出哪条开关路径接通，输出往高还是往低变化。
- 暂停在变化途中，看看为什么这时可能标着 X。
- 增大电容，再比较变化快慢；连接下一级，观察前后响应的顺序。
从连接图到电荷和能量
进一步操作与数值核对
- 进入探索，设置起始输入和切换后的输入，再拖动取样时间。相同输入不会凭空制造一次翻转。
- 选与非门，从
00切到10，再试11。查看哪一段沟道接通，以及输出是否真的放电。 - 保持反相器与电源不变，把电容从 10 fF 调到 40 fF。同一个时间窗口里，跨过半电源电压所需时间变成四倍。
- 选反相器，连接下一级。观察 Y₁ 先跨过模型切换界线，然后 Y₂ 才开始变化。切换门类型会退出两级视图。
- 重置会恢复门类型、前后输入、电容、两类沟道电阻、电源、取样时间和两级连接状态。原生按钮与滑块可用键盘操作。
图中实线沟道表示开关接通，虚线表示断开；接通不等于永远有电流。节点达到电源轨后，这个理想模型的充放电电流趋于零。紫色短柱是 V/VDD 电压指示，不是流体或额外的电荷模拟。所有过程以皮秒为单位计算，影片将它们慢放。
想核对技术细节？
计算机里的 0 和 1，常用两段不同的电压范围来表示。逻辑门是一小组受输入控制的电子开关：不同接法，让输出得到不同结果。先看最简单的“反过来”：输入低，输出逐渐变高；输入高，输出逐渐变低。
先看反相器。输入 A 为低电平时，上方的 pMOS 路径接通，下方的 nMOS 路径断开，输出电容通过上拉路径充电。输入变高，两条路径交换状态，电容通过下拉路径放电。输入控制的是绝缘栅极；图中的栅线并没有穿过绝缘层，把直流电送进沟道。
布尔运算给出最终要到达的电平，电容则决定到达那里需要时间。输出正在上升时，逻辑目标已经是 1，实际电压却可能仍处于低电平区或标成 X 的中间区域。X 不表示随机数，也不表示电容没有电压；它表示这里不能保证读成可靠的 0 或 1。
与非门的两个 nMOS 串联，必须两个输入都高，输出才有完整的下拉通路。它的两个 pMOS 并联，任一输入低就能上拉。或非门恰好交换串并联关系：下拉并联、上拉串联。因此任一输入高，都能把输出拉低。可见，运算规则来自连接方式，而不是器件标签。MIT：CMOS 技术与延迟
电压曲线从哪里来？
每只导通沟道用有限电阻表示，关闭的沟道开路。模型遍历实际节点连接，检查输出恰好连到一条电源轨，再用节点电流守恒求等效电阻。没有连接的内部节点保留为浮空。内部节点电容在这个模型中省略，输出电容则始终保留。
输入事件改变电阻网络，但上一段末尾的电压就是下一段起点，电荷不会跳变。每段使用解析解，任意章节、任意取样时刻都从同一事件表重建。
教学默认值是 1.2 V、20 fF、每只导通沟道 5 kΩ。单只反相器的时间常数为 100 ps，从一条电源轨跨到半电源电压需要约 69.3 ps。两个相同的串联下拉电阻会把这个时间加倍；两个并联上拉电阻会将其减半。这些是所声明电路的计算结果，并非芯片实测值。
为什么阈值与实际电压要分开？
本片把 V ≤ 0.3 VDD 标为 0，V ≥ 0.7 VDD 标为 1，中间标为 X。两级演示另外用 0.5 VDD 作为第二级理想开关的切换界线，因此它可能在 Y₁ 仍显示 X 时开始响应。这两种标记承担不同作用。实际器件的输入、输出保证范围与晶体管阈值必须由工艺或数据手册确定，不能把本片数值当作通用参数。
模型没有求真实 MOSFET 的栅源电压、电流曲线或两只器件同时部分导通的过程。默认 pMOS 与 nMOS 电阻相等也只是可控比较条件。第一级输出电容已经包含连线和下一级栅极的等效负载，连接第二级时不会重复加一次。
理想 CMOS 为何仍有翻转能耗？
从零充到电源电压，电源给出的能量一半进入电容，一半在上拉电阻中变成热。随后放电，剩下一半也在下拉电阻中变成热。默认参数的充分稳定一轮约为 28.8 fJ。影片每半轮给出十二个时间常数，显示的是有限时刻的实际积分，因而与极限值有很小的差别。
理想稳定电平不持续消耗直流电流，不意味着真实芯片没有静态功耗。这里省略漏电、切换重叠电流、输入驱动器能耗以及额外寄生效应；真实 CMOS 功耗需要把这些项加回来。TI：CMOS 功耗与 CPD 计算